To P2 or not to P2?

[yeti]

Yes, the P2ES+AccessorySet+EMIC2 arrived yesterday evening (Italy).

Over a $324.97 of subtotal order with $47.80 of shipping, for a total of $372.77, the customs was 95.69€ (including a €7.00 of post-office handling ?!? that I don't know what it is because I thought the shipping was already paid at order checkout)

Wat 'ne Preislage!

[yeti]

Hello everybody,

Parallax took a big step today into the future by approving the P2 for production. The approval launches several different things: a big invoice to be paid, production parts to be ordered, the planning of a launch party at Parallax, and a carefully scheduled series of steps we'll be working on inside. . .all while trying to keep the business going.

You are all part of this process. When discussing whether we're ready to do this, Chip listed off every forum member and the P2 work they have been doing.

So we're all in!

Ken Gracey

In 22 Wochen sollen dann die entgültigen P2020 kommen, heißt es später im Thread.

Code: Alles auswählen

$ date +%F -d'2019-11-21 + 22 weeks'
2020-04-23

Wann ist Ostern?
Der P2020 ausliefernde Santa muß also ins Kanninchenkostüm schlüpfen?

[PIC18F2550]

...... summmmmmmmm......

[yeti]

7,000 P2 Rev. C Chips delivered to Parallax!

P2020/Final!
Echt jetzt?!?!?!

[PIC18F2550]

Schauen wir mal wo das Teil preislich einschlägt.
Und wann es in dem Euroraum verfügbar ist.

[yeti]

Schauen wir mal wo das Teil preislich einschlägt.
Und wann es in dem Euroraum verfügbar ist.

Das wird zum Selberlöten nur krampfig und auf Breakout-Modul oder P2020-Demoboard zu Parallax-Preisen, wird es sein Gewicht in Gold oder gar Moscovium kosten, was dieses Teil meiner Meinung nach definitiv nicht wert ist. Wenn ich den P2020 überhaupt je anfasse, dann irgendwann mal als FPGA. Wobei mir ein schnellerer P1 mit 64PINs und etwas fetterem Hub vermutlich sogar lieber wär als diese ganze undurchschaubare P2020-Jedöns mit LUT und Smartpins und Pi, Pa, Po. Mit FPGAs fitter werden scheint mir eine weit bessere Investition in die Zukunft, als dies schrullige Teil.

SPIN2 scheint auch noch immer im Fluß, dies oder/und die neue ParallaxIDE ist wieder von Chip in Assembler geschrieben, also so wenig pflegeleicht wie das bekanntlich nicht so gut gewartete alte Teil, PropGCC habense vergammeln lassen, kurzum: Was Parallax an Software anfaßt verrottet schneller als jemand eine Wikipediaseite dafür schreiben kann. Ich hab das sooooooo satt.

Noch langweilten sich hier 4 nackische DIP-P1ser für den Brotbrett-Einsatz, ein Gadget-Gangster-USB-SD-Board-Clone und ein Hive mit zickender Ethernelle. Alles Andere bin ich schon losgeworden. Vielleicht spiel ich nochmal damit, aber meistens hab ich den Impuls, das Alles in eine Kiste zu packen und irgendwem zu schicken, der daran mehr Spatz hat als ich.

  Jaja... der Parallax-Blues, stark ist er wieder in mir... ***seufz!***

[PIC18F2550]

Ja yeti eine 64 Bit Version vom P1 wäre mir wesentlich lieber.
Kann das jemand auf FPGA machen?
Auch über eine brauchbare Grafigschnittstelle würde ich mich freuen. VGA/DVI/HDMI das schrullige SECAM/PAL kann getrost über die Kante gehen.

[yeti]

Ja yeti eine 64 Bit Version vom P1 wäre mir wesentlich lieber.

Der P2020 kam einfach zu früh und ist ohne Not inkompatibel zum P1. Das hat viele P1-Anwender, die auf etwas wie einen 64-Pin-, 16-Cog- oder 64k-Hub-P1-Nachfolger hofften deutlich frustriert.

Kann das jemand auf FPGA machen?

Jemand?
Definitiv JA!
Ich glaube, der offene Quelltext des "P1V" (wie: P1Verilog) gibt sowas sogar schon her oder es existieren ensprechende Forks.

Ich?
Nein.
Noch habe ich weder die notwendige Knowhow-Tiefe in Sachen Verilog für so komplexe Dinge, selbst wenn ich nicht Alles selber erfinden, sondern "nur" ein Riesenprojekt 'ein bissl' anpassen muß, noch habe ich FPGA-Chips bzw Boards mit freier Toolchain, die für einen P1V fett genug sind. Letzteres kann sich aber mittelfristig ändern, eine freie Toolchain, die hinreichend fette FPGAs bespaßen kann ist wohl nah an ihrer Stabilwerdung.

Auch über eine brauchbare Grafigschnittstelle würde ich mich freuen. VGA/DVI/HDMI das schrullige SECAM/PAL kann getrost über die Kante gehen.

Es gab da etliche Experimente im Transponderforum, ich glaube es war sogar ein 16-Cog-P1 darunter. Mit etwas Geduld und noch viel XXXtrem-Dazulerning wird das möglich werden.

Unterm Strich fragt sich aber, ob man viele Probleme mit FPGAs sogar noch intelligenter, direkter oder effizienter lösen kann, als auf dem Umweg erst einen P1 zu simulieren. Der P1 auf FPGA stellt sich dann vielleicht lediglich als nostalgische Spielerei, vergleichbar mit diversen anderen FPGA-RetroCPU bzw Retrocomputerprojekten, heraus. Aber aus Spatz an einem alten schrulligen Chipdesign... warum nicht?

[Wuerfel_21]

Ein hypothetischer super-P1 wär ja sowieso nicht 100% kompatibel mit existenter Software. Mehr als 64K Hub ist nicht drin (natürlich könnte man 64K RAM statt 32K RAM + 32K ROM machen und den ROM am Anfang reinkopieren wie beim P2...). Und die meisten existenten Programme können mit 64 Pins nicht umgehen, weil das so wie es am P1 mit INB/OUTB/DIRB angelegt ist, ein Riesenkrampf ist, beide Ports zu unterstützen (man sehe sich die ganz alten von Chip selbst geschriebenen Treiber an, die tatsächlich PortB unterstützen.). 16 Cogs wären wohl drin, aber dann hätte man nur die hälfte der Hub-Bandbreite, die ja sowieso immer ein Problem ist.
Demnach denke ich dass es schon sinnvoll war/ist, ein komplett inkompatibles neu-Design zu machen, worin man dann neue Features einfacher integrieren kann (z.b. natives LMM, aka HUEXEC, XBYTE). Wobei es auf der Assembler-Seite offenbar nicht allzu schwer seie, nicht allzu trickreichen P1-code anzupassen. Das Grundkonzept von Cog und Hub ist ja gleich und viele Instruktionen haben 1:1-Entsprechungen. Etwas ärgerlicher ist wohl Spin->Spin2. Naja, Spin halt. Für C gibt es mittlerweile 4 Compiler .(interessanterweise ist laut im Forum pfostiertem Benchmark die RISC-V-Emulator-Variante mehr als doppelt so schnell als Fastspin).

Das das Eval-Board, zudem ohne EU-Distributor, zu teuer ist, ist klar. Ich denke wenn das Ding offiziell fertig ist, wird es wohl auch günstigere Boards mit mehr eingebauten Features geben. MMN wäre ein einfacher DIP-artiger breakout, vllt. mit eingebautem HyperRAM oder ähnlichem, angebracht.

Den Verilog-P1 als "Riesenprojekt" zu bezeichnen ist etwas übertrieben. Ist ja doch ein ziemlich einfacher Chip, noch dazu einer, in dem alles acht mal instanziert ist. Da kommt überraschend wenig Code zusammen. Das was da ist ist aber ziemlich schwer zu entziffern. Wenn man cog_alu.v ansieht, merkt man erst, wie orthagonal der Instruktionssatz wirklich ist (MOV z.b. ist intern "D := 0 + 0 + kein-NEG(kein-ABS(S))") und versteht warum komische Instruktionen wie ADDABS exitieren.

[yeti]

16 Cogs wären wohl drin, aber dann hätte man nur die hälfte der Hub-Bandbreite, die ja sowieso immer ein Problem ist.

Ich meine, Einer hätte im Forum (oder dort via PM) mal erwähnt, den Hubzugriff doppelt so schnell hinbekommen zu haben, so daß quasi zwischen 2 klaschis vorhandene Cogs je noch ein zusätzlicher paßt.

...aber egal... meine ewig und beschleunigend expandierende (Dark Energy Inside!) Mach-Mich-Mal-Liste hat auch ohne P1V schon genug Einträge. An Langeweile werd ich also sicher nicht sterben.